系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下：

在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？

在ISE的开发中，可以很方便的生成HDL文件的例化模板，但vivado中，很多同学并没有找到这个功能，其实功能还是有的，只不过在vivado中很多功能可以通过tcl脚本实现，因此Xilinx就把这些功能从图形化中去除了。下面我们看vivado中...

例如，统计时钟数量，人数显然不合理，可以用脚本语言统计，但是可以更加简单，直接用Synopsys Tcl的拓展命令更加便捷

BEL（Basic Element）是FPGA内部的基本单元，属于器件对象，也就是器件结构的一部分。换言之，即便是一个空设计，只要打开Device视图，也能看到BEL。具体地，BEL包括触发器、查找表、进位链、F7MUX、F8MUX和F9MUX（这里以UltraScale系...

工具命令语言（Tcl--Tool Command Language）是Vivado®工具环境中集成的脚本语言。Tcl是半导体行业中用于应用程序编程接口的标准语言，并由Synopsys®设计约束（SDC）使用。...

yum install tkinter yum -y install tcl-devel tk-devel 并且重编译python

-在Vivado工程模式下，打开综合或者布局布线后的设计，点击左侧导航栏中的Report Utilization

Tcl（Tool CommandLanguage）是IC业界标准程序语言。Xilinx将其集成于Vivado中，使得Vivado如虎添翼。通常，凡是借助图形界面可实现的操作都有其对应的Tcl脚本；相反，借助Tcl脚本实现更复杂、更深入的分析或操作是图形界面方式...

以Vivado自带的例子工程wavegen为例，打开布局布线后的DCP，通过执行report_utilization可获得资源利用率报告，如下图所示。其中被消耗的LUT个数为794。