不同使用场景，对芯片的性能和功耗要求不一样。为了测试Xilinx MPSoC PS侧的最低功耗，基于ZCU106单板做了功耗优化。为了方便，使用最简单的软硬件环境。软件使用死循环做串口打印，硬件保留了如下模块。...

Xilinx的28nm、16nm SoC在业界应用非常广泛。最近也发布了7nm的SoC器件Versal VC1902和对应的开发板VCK190。Versal是新一代的异构计算平台，包含A72、R5、及内部管理用的CPU。Versal的软件开发工具是Vitis。...

修改Xilinx的定时器裸核应用程序(baremetal, standalone)例子xttcps_intr_example.c，可以测量中断响应延迟。然后在单板上运行，以及在XEN的虚拟机上运行，可以分别测量这两种情况下的中断响应延迟。...

这次主要分享一下Xilinx官方的QTV：如何在 Alveo 卡上快速使用 Vitis 进行开发的视频，主要是可以对Vitis有个快速的认识。

经过大约半个月的思考和查阅资料，准备还是将这部分教程写出来，这个思路的来源主要是好多人留言，入门之后感觉还是很迷茫。其实这个问题，我也很难去解答，但是我还是希望通过今天这部分解说和接下来的教程，帮大家理理思路。...

在ISE的开发中，可以很方便的生成HDL文件的例化模板，但vivado中，很多同学并没有找到这个功能，其实功能还是有的，只不过在vivado中很多功能可以通过tcl脚本实现，因此Xilinx就把这些功能从图形化中去除了。下面我们看vivado中...

看到了一些interesting的题，和大家分享一下，如果大家有什么额外的见解欢迎大家公众号后台留言！

SRL_STYLE用于管理综合工具如何推断SRL（移位寄存器）。XilinxFPGA中，SLICEM中的LUT是可以配置为SRL的。SRL相应的代码如下。

在异步跨时钟域场合，对于控制信号（通常位宽为1-bit）常使用双触发器方法完成跨时钟域操作，如下图所示。此时对于图中标记的1号和2号触发器需要使用综合属性ASYNC_REG，有两个目的：...

与ISE相比，Xilinx新一代设计工具Vivado在很多方面有着很大的不同。这里我们从设计流程这个角度看，先来回顾一下ISE的设计流程，如下图所示。