在此项目中，我们将使用 MATLAB Simulink 和 HDL 编码器创建自定义 IP -- AWB。
试想这样一种场景，有两款不同的FPGA板卡，它们的功能代码90%都是一样的，但是两个板卡的管脚分配完全不同，一般情况下，我们需要设计两个工程，两套代码，之后还需要一直维护两个版本。...
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让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time），在此期间数据不得更改。如果该窗口中的数据实际发生了变化，则触发器的输出将进入不确定状态，这既不是逻辑 0 也不是逻辑 1。在...
用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情况下提高设计性能。
如果FPGA没有外部时钟源输入，可以通过调用STARTUP原语，来使用FPGA芯片内部的时钟和复位信号，Spartan-6系列内部时钟源是50MHz，Artix-7、Kintex-7等7系列FPGA是65MHz。...
最近在知乎上看到一个关于深入学习FPGA的优秀回答，现分享如下，已取得刘皇叔授权。
前两篇文章介绍了letter-shell串口终端和cmd-parse串口命令解析器在高云FPGA GW1NSR-4C SoC上的移植：
