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VHDL快速语法入门

HDL（VHSIC Hardware Description Language）是一种硬件描述语言，主要用于描述数字电路和系统的结构、行为和功能。它是一种用于硬件设计的标准化语言，能够帮助工程师们更好地描述和设计数字电路，并且广泛应用于FPGA和ASIC设...

语法状态机 vhdl 入门设计

2024-03-11

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逻辑综合的流程和命令

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和时序的评估。因此，前端设计工程师掌握逻辑综合的流程和相...

verilog vhdl 前端设计

2022-12-06

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Vscode插件安利--TerosHDL

安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。...

definition element hardware verilog vhdl

2022-08-26

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谈谈Verilog和SystemVerilog简史，FPGA设计是否需要学习SystemVerilog

Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产...

automation gateway tm verilog vhdl

2022-03-07

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【附录B：SDF 上】静态时序分析圣经翻译计划

延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言（VHDL或Verilog HDL）中的哪一种所描述的。

limit ps verilog vhdl 泛型

2021-01-28

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【tcl学习】vivado write_edif

（3）open Elaborated Design or Open Synthesized Design or Open

console stub tcl verilog vhdl

2020-08-20

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【tcl学习】vivado write_project_tcl

每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法，将工程保存成xxx.tcl，只保留ip ，verilog/vhdl和xdc等...

Github ip project tcl vhdl

2020-08-17

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数字IC设计经典笔试题之【verilog篇】

HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。

fpga verilog vhdl

2020-07-20

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记忆插画师-脑中的FPGA电路

经过大约半个月的思考和查阅资料，准备还是将这部分教程写出来，这个思路的来源主要是好多人留言，入门之后感觉还是很迷茫。其实这个问题，我也很难去解答，但是我还是希望通过今天这部分解说和接下来的教程，帮大家理理思路。...

ip ps verilog vhdl xilinx

2020-06-30

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异步跨时钟域电路怎么设计

同步跨时钟域电路，由于时钟之间有明确的相位关系，可通过时序约束明确建立时间需求，保证电路正常工作。异步跨时钟域电路，由于发送时钟与接收时钟之间没有明确的相位关系，因此，需要通过电路本身保证数据被稳定地传输。Xilinx...

bit fifo figure vhdl

2020-05-15

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