经过大约半个月的思考和查阅资料，准备还是将这部分教程写出来，这个思路的来源主要是好多人留言，入门之后感觉还是很迷茫。其实这个问题，我也很难去解答，但是我还是希望通过今天这部分解说和接下来的教程，帮大家理理思路。...
根据之前的更新，大家可能已经看出，其实除法器的实现，仅仅改变旋转的参考系即可，除法所使用的参考系为：z，其matlab代码为：
无独有偶，这两天都遇到了只能用modelsim进行仿真的要求，事情虽小，但是觉得还是要记录一下的，所以在此记录一下如何单独使用modelsim进行verilog代码仿真。...
图2 13 IIC模块的建模图 图2 13是 IIC 储存模块的建模图，左边是顶层信号，右边则是沟通用的问答信号，写入地址 iAddr，写入数据 iData，还有读出数据 oData。Call/Done 有两位，即表示该模块有读功能还有些功能。具体内容，我...
FPGA基础知识极简教程（9）讲到了七段数码管的显示Verilog设计，我们都知道，要在数码管上显示的数字，使用BCD编码是具有优势的（或者是最正确的）。拿数字时钟来说，如果你的时钟是12点，难道你会让数码管显示C？...
testbench就是对写的FPGA文件进行测试的文件。任何设计都是有输入输出的，testbench的作用就是给这个设计输入，然后观察输出是否符合我们的预期，这就是testbench的功能。运行环境一般是ise或者vivado自带的仿真工具，或者如...
上一章介绍了数字电路的重要概念原语，可以用来做门级的元件。这一章里，我们在原语的基础上再引入模块的概念。
通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。次态=f(现状，输入)，输出=f（现状）
-resource_sharing的目的是对算术运算实现资源共享，它有三个值auto、off和on。默认值为auto，此时会根据设计时序需求确定是否资源共享。这里需要强调的是它只对算术运算即加法（减法可认为是加法运算）和乘法运算有效。...
