自然二进制码相邻数据之间可能存在多个bit的变化，例如自然数7和8对应的4bits自然二进制码分别“0111”、“1000的输出从7变到8时，寄存器的每一位都会发生变化，从而造成不稳定态，并且会使得数字电路产生很大的尖峰电流脉冲...

根据之前的更新，大家可能已经看出，其实除法器的实现，仅仅改变旋转的参考系即可，除法所使用的参考系为：z，其matlab代码为：

设计中尽量还是要避免使用自己计数分频得到的时钟，去使用厂家自带的分频IP（如Vivado中的clock wizard）。

HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。

在verilog中，实现线程同步通过阻塞的方式，单个线程是使用@操作符在信号边缘操作，多个线程之间则通过使用->操作符进行同步。

Verilog中的generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化，或者有条件的实例化代码块。然而，有时候很困惑generate的使用方法，因此看下generate的几种常用用法。...

在Verilog中，代码不规范的case语句经常会导致意外的综合优化或意外的latch。如果未在硅前仿真或门级仿真中发现这些问题，则很容易导致芯片无法正常工作。SystemVerilog 拥有unique关键字和priority关键字，旨在解决上述问...

最常见的情况就是在写的Testbench中，一般来说，我们首先会创建一个数据包packet类，然后分别在generator、driver、scoreboard等类中调用它，也就是说多个文件包含同一个文件，这时候如何不添加其他语句，仿真器预处理时就会出现...

虽然设计的代码在仿真器中理论上来说是可以并行执行的，但是在实际仿真中，代码都是运行在CPU上的一些程序而已。SV为代码的执行顺序定义了调度机制，最大限度的减少不确定性的产生。...

本系列主要针对有限状态机进行分析和设计，其中主要包括两部分：时钟同步状态机的分析和时钟同步状态机的设计，预计会有五篇文章进行展开，其中介绍一篇，分析和设计分别有两篇，每一部分都会有相应的实例。...