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IC设计中值得解决的小问题(三)

对职场中人来说,邮件是非常重要的交流方式和信息获取渠道。相当多的企业部署了微软的 Exchange 企业邮件系统,那么 Outlook 自然就是使用最多的多平台邮件客户端了。...

2021-11-12
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什么是独立的RTL Patch,怎么写

RTL Patch完全遵循Verilog语法,模块名字与被ECO的模块相同,只是用GOF关键字把端口连接指导写在注释中。

2021-09-17
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RTL设计- 多时钟域按顺序复位释放

当外部输入的复位信号只有一个,但是时钟域有多个时,使用每个时钟搭建自己的复位同步器即可,如下所示。

2021-05-31
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数字IC设计验证-秋招指南

现在距离正式九月正式秋招还有4个月,距离八月提前批还有3个月,相信不少粉丝都在盘算着为工作做准备。今天,我以一个过来者的身份跟大家分享分享,关于秋招如何准备以及一些注意事项,希望大家能够有所收获。同时也感谢在求职...

2021-05-11
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HDLBits:在线学习 Verilog (二十九 · Problem 140-144)

Problem 140 Serial two's complementer (Mealy FSM)

2021-04-15
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HDLBits:在线学习 Verilog (二十八 · Problem 135-139)

Problem 135 PS/2 packet parser and datapath / Fsm ps2data

2021-04-15
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HDLBits:在线学习 Verilog (二十七 · Problem 130-134)

前面Problem 125 Simple one-hot state transtion 3应该已经介绍过独热one-hot编码方式。这是一种生成逻辑最为简单的编码方式。在这里不详细解介绍了。

2021-04-15
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HDLBits:在线学习 Verilog (二十六 · 127-130)

在旅鼠的2D世界中,旅鼠只有两种状态:向左走和向右走。当它遇到一个障碍物的时候,会转变方向。特别是,如果旅鼠被左侧撞到,它将会向右走,被右侧撞到,将会向左走。如果被两侧撞到,它依然会转换方向。...

2021-04-15
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HDLBits:在线学习 Verilog (二十四 · Problem 115-119)

下表更详细地给出了跳变的规则,(可以视为状态转移表),元素下一个状态可以视作输出,输入为元素本身的状态与相应两个相邻元素的当前状态。

2021-04-15
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HDLBits:在线学习 Verilog (二十一 · Problem 100 - 104)

设计一个0~9的计数器,共10个周期。该计数器采用同步复位且复位为0。但是本题是希望该计数器并不是随着clk的变化而递增,而是随着一个slowena使能信号来控制增加。时序图如下图所示...

2021-04-15
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