概述： 通过Verilog代码+仿真的形式来理解SPI的时序，此处只写了主机发送，从机接收的代码，后待续。。。

嗨，屏幕前的你还好吗？我是不二鱼，一个不喜欢写技术博客的IC验证工程师，写这个系列，是需要很大的勇气的，因为，写得人很多，但写得好的不多，我也是如此。我一个菜鸡，敢写UVM（应该也不止UVM，我尽量把其他知识杂糅进去），我是疯了吗？至今能...

在上篇文章：同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）中我们介绍了FIFO的基本概念，并对同步FIFO的两种实现方法进行了仿真验证。而异步FIFO因为读写时钟不一致，显然无法直接套用同步FIFO的实现方法，所以在本文...

概述： FIFO本质上还是RAM，是一种先进先出的数据缓存器(先存入的数据先取出)。它与普通存储器的区别：没有外部读写地址线，只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1，不像其他存储器可以由地址线决定...

FIFO根据输入输出时钟是否一致，分为同步FIFO与异步FIFO。同步FIFO中，读写控制信号以及数据均处于同一时钟域，满足STA分析时一般不会出现亚稳态等不稳定情形；而对于异步FIFO，读写相关信号处于不同时钟域，信号的不同步可能会...

安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。...

关于二进制转格雷码，其法则是保留二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。...

input关键词，模块的输入信号，比如input Clk，Clk是外面关键输入的时钟信号；

标准单元库是数字集成电路的积木，是复杂电路和系统的基础。今天我们来认识一下其中的几个常用门级电路。

注意：教程中sys_clk 取反用的是 负号"-",实际应当用波浪号"~",否则语句不报错，但不生效。