首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会。在Place Desig...

前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作：...

在PR后仿时，经常会遇到讨厌的红色X（不定态）。而debug不定态的起因又很麻烦，有可能用Verdi调试半天还是没能找到根本的原因。

我们经常会遇到这样的情况，block把timing修干净之后，交给做顶层的同事，结果会发现，仍然会有很多新的违例。

内核时钟（timing） 概述 支持的时钟类型 硬时钟（32位） 单位为周期（cycle） 一个周期的长度取决于内核所使用的板卡硬件 可用于更高精度的计时 ....

上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中...

对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束，Vivado也只是在Timing Report中提示warning，并不会导致时序错误，这也...

在本章节的“2 约束主时钟”一节中，我们看到在不加时序约束时，Timing Report会提示很多的error，其中就有跨时钟域的error，我们可以直接在上面右键，然后设置两个时钟的伪路径。...

在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？

慢时钟域的数据计算比较慢，用快时钟域来要求慢时钟域是不合理的，所以可以在第四个周期进行检查，这样可以放宽对慢时钟域的检查。注意要加上-end选项，因为这是对...