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给select设置背景

在网页开发过程中,经常会遇到添加背景的的问题,其他的标签都好说,难度比较大的就是给form表单元素添加背景。下面我来给大家介绍一下如何给form表单元素添加背景。...

2020-07-01
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SystemVerilog中interface的几点理解

在SV中常用interface连接端口,它的好处在于,方便了在sv中模块声明中不需要一个个的写端口,直接在端口中实例化一个interface即可。接口中还可以包含任务函数、断言等等。说多了咱也记不住,就说这点吧。不过我觉得最好用的...

2020-06-30
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el-input的keyup事件的使用

需要在@keyup事件后加上native,即@keyup.enter.native='(方法)':

2020-06-30
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FPGA时序约束实战篇之延迟约束

对于延迟约束,相信很多同学是不怎么用的,主要可能就是不熟悉这个约束,也有的是嫌麻烦,因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束,Vivado也只是在Timing Report中提示warning,并不会导致时序错误,这也...

2020-06-30
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Vivado生成HDL例化模板

在ISE的开发中,可以很方便的生成HDL文件的例化模板,但vivado中,很多同学并没有找到这个功能,其实功能还是有的,只不过在vivado中很多功能可以通过tcl脚本实现,因此Xilinx就把这些功能从图形化中去除了。下面我们看vivado中...

2020-06-30
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【融职培训】Web前端学习 第7章 Vue基础教程8 提交表单

v-model指令可以实现数据的双向绑定,也就是说如果input标签添加v-model指令后,在页面上修改input内的文本,会直接改变v-model绑定的变量,示例代码如下所示:...

2020-06-24
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《数字集成电路静态时序分析基础》笔记⑥

通过set_clock_uncertainty设定悲观条件,收紧约束,例如下图中设定建立时间和保持时间

2020-06-24
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《数字集成电路静态时序分析基础》笔记④

起点可能是D触发器的clk或者input port,终点可能是D触发器的input pin(D)或者output port

2020-06-24
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Web前端学习 第7章 Vue基础教程8 提交表单

v-model指令可以实现数据的双向绑定,也就是说如果input标签添加v-model指令后,在页面上修改input内的文本,会直接改变v-model绑定的变量,示例代码如下所示:...

2020-06-23
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【LeetCode】 12. Integer to Roman【贪心算法】

Roman numerals are represented by seven different symbols: I, V, X, L, C, D and M.

2020-06-23
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