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在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专...

ZYNQ作为首款将高性能ARMCortex-A系列处理器与高性能FPGA在单芯片内紧密结合的产品，为了实现ARM处理器和FPGA之间的高速通信和数据交互，发挥ARM处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与 FPGA 之间的互...

根据之前的更新，大家可能已经看出，其实除法器的实现，仅仅改变旋转的参考系即可，除法所使用的参考系为：z，其matlab代码为：

这里的面积指的是FPGA的芯片资源，包括逻辑资源和I/O资源等；这里的速度指的是FPGA工作的最高频率（和DSP或者ARM不同，FPGA设计的工 作频率是不固定的，而是和设计本身的延迟紧密相连）。...

当一个逻辑门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞争的结果将很可能导致冒险（Hazard）发生（例如产生毛刺），造成错误...

本文对 Xilinx V7 XC7VX485T-FFG1927 Vivado 中提供的 DDR3 控制器 IP 核模块进行例化，实现基本的 DDR3读写操作。通过 IP 核自动生成的测试脚本实例实现对 DDR3 IP 核的仿真。DDR3控制器IP核内部模块及其与FPGA逻辑、...

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA...

跨时钟域处理是 FPGA 设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨时钟域处理也是面试中经常常被问到的一个问题。...

同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Th...