也存在一些介于SerDes和并行接口之间的接口类型，相对源同步接口而言，这些中间类型的接口也使用串行器(Serializer)解串器(Deserializer)，同时也传送用于同步的时钟信号。这类接口如视频显示接口7:1 LVDS等。...

pipeline不理想的情况主要有两类，一类是影响II的，一类是不影响II的。影响II的会导致II值大于1，不影响II的称为Serial Regions。

Off-Chip Global memory 指的是在FPGA板卡上通过硬件与FPGA芯片连接的内存条。数据存取所花费的时间相对较长，但是容量相对较大。

现在经过前面两次优化后，代码的组织结构没有什么问题了，现在的关键问题是：矩阵运算的嵌套for循环仅仅实现了内层的pipeline，因为外层for循环无法对内部的for循环flatten，所以外面两层的for循环没有实现pipeline。要解决这...

首先，我们先进行访存上的优化。原始版本的矩阵乘法实现虽然简单，但是在进行计算的过程中需要频繁的与DDR进行数据交互，但是DDR与FPGA进行交互的过程中是十分耗费时间与功耗的，因此，我们需要在FPGA上开一个局部的存储空间，先...

分析综合结果的方法：＊ 首先分析对于添加的优化指令是否综合实现，若不能实现，原因是什么？＊ 然后分析代码pipeline的情况。SDAccel对于嵌套的for循环来讲：pipeline内层的for循环全部unroll，pipeline外层的for循环试图进行Flatte...

这篇博客大概是2017年写的，目前已经是2020年8月不到，今天维护了一下但是并未保存，很受伤，不得不重新在维护一次。

面对xilinx和ARM联合打造的生态链，FPGA底层RTL逻辑开发人员变得可有可无，有的公司软件工程师都可以直接上手，这让传统的FPGA人员面临着一个尴尬的境地，而RISC-V的到来恰好是FPGA工...

2.1起始位：因为UART没有控制线，要让接收方知道什么时候开始接收数据，需要一些手段。当数据开始传输时，总线电平拉低，因此每次检测到电平拉低时，就是开始传输数据了，此时就是起始位。2.2数据位：数据传输是小端模式，每次从低地址...

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。...