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HDLBits:在线学习 Verilog (十一 · Problem 50 - 54)

在前面的练习中,我们使用简单的逻辑门和多个逻辑门的组合。这些电路是组合电路的例子。组合意味着电路的输出只是其输入的函数(在数学意义上)。这意味着对于任何给定的输入值,只有一个可能的输出值。因此,描述组合函数行为...

2021-04-15
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HDLBits:在线学习 Verilog (九 · Problem 40 - 44)

Problem 40 Combinational for-loop: 255-bit population count

2021-04-15
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HDLBits:在线学习 Verilog (四 · Problem 15-19)

Problem 15 : Vector concatenation operator

2021-04-15
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FPGA大赛【六】具体模块设计--DDR的数传输

DDR的数据的读写是通过axi总线进行数据传输。AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽...

2021-04-15
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CVPR 2021 | LCQ:基于低比特量化精度提升的可学习压扩量化方法

量化深度神经网络是一种有效的减少内存消耗和提高推理速度的方法,因此适用于资源受限的设备。然而,极低位模型仍然很难达到与全精度模型相当的精度。为了解决这个问题,本文提出了可学习扩展量化 (LCQ) 作为一种新的非均...

2021-04-13
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如果只能做整数Integer运算还能用BERT吗?

想当年,其实估摸着也就大半年前,多多同学还在实验室瞪大眼睛盯着一种叫做xilinx系列的板子,调试着一种叫做VHDL的语言,还记得那个写代码的工具叫做Vivado,不知道大家听说过没有?那个时候,我想实现一个复杂的公式,涉及的计算稍...

2021-04-08
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【日更计划085】数字IC基础题【HDL部分】

上期答案[174] 写一段verilog代码,用半加器组成全加器module half_adder(input_0, input_1, sum, carry); input input_0, input_1; output sum, carry; assign sum = (input_0)...

2021-04-07
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Xilinx FPGA AXI4总线(二)用实例介绍 5 个读写通道

AXI4协议是一个点对点的主从接口协议,数据可以同时在主机(Master)和从机(Slave)之间双向传输,且数据传输大小可以不同。

2021-03-30
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什么是浮点数?

简单回顾一下,简单来说,用定点数表示数字时,会约定小数点的位置固定不变,整数部分和小数部分分别转换为二进制,就是定点数的结果。

2021-03-23
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什么是定点数?

在现实生活中,我们经常使用整数和小数,不知道你有没有思考过,这些数字在计算机中是如何存储的?

2021-03-23
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