最新 最热

阿里P9整理Java 高频面试题聊一聊 JUC 下的 LinkedBlockingQueue

本文聊一下 JUC 下的 LinkedBlockingQueue 队列,先说说 LinkedBlockingQueue 队列的特点,然后再从源码的角度聊一聊 LinkedBlockingQueue 的主要实现~

2020-07-31
1

基于TencentOS-tiny实现PM2.5传感器(攀藤PMSA003)数据解析思路及实现

PMSA003 是一款「基于激光散射原理的数字式通用颗粒物传感器」, 可连续采集并计算单位体积内空气中不同粒径的悬浮颗粒物个数,即颗粒物浓度分布,进而换算成为质量浓度,并以通用数字接口形式输出。本传感器可嵌入各种与空...

2020-07-29
1

一道简单的笔试题_亚稳态

触发器的输出会产生毛刺,或者暂时保持在不稳定状态而且需要很长时间才能回到稳定状态;

2020-07-20
1

异步FIFO的设计

所谓异步是指写时钟是完全独立并且不一致的,或者不同频率,或者同频但不同相。读地址和空标志是由读时钟产生的,而写地址和满标志则由写时钟产生,当要产生FIFO的空、满标志时,必须进行读写地址的比较时,问题就来临了。如果直...

2020-07-20
1

FPGA FIFO深度计算

数字IC设计中我们经常会遇到这种场景,工作在不同时钟域的两个模块,它们之间需要进行数据传递,为了避免数据丢失,我们会使用到FIFO。当读数据的速率小于写数据的速率时,我们就不得不将那些还没有被读走的数据缓存下来,那么我...

2020-07-20
1

同步类的基础AbstractQueuedSynchronizer(AQS)

我们之前介绍了很多同步类,比如ReentrantLock,Semaphore, CountDownLatch, ReentrantReadWriteLock,FutureTask等。

2020-07-08
1

谈谈UVM中事务级建模(TLM)的Analysis Ports 和Exports

前面描述的TLM port都要求在仿真开始之前与一个export正确地连接。如果port未连接,则会从UVM输出一条错误消息,提示你完成连接。

2020-07-02
1

SystemVerilog验证编写(1)

Testbench的常见组成模块如下,由复位、产生、发送、接收、计分板比对几个模块组成。

2020-07-01
1

Clifford论文系列--多异步时钟设计的综合及脚本技术(2)

在进行跨时钟域设计时经常犯的一个错误是简单的将多个控制信号从一个时钟域传递到另一个时钟域,而忽略了控制信号排序的重要性。简单地在所有控制信号上使用同步器并不总是足够好的。如果控制信号的顺序或对齐是重要的...

2020-06-30
1

Clifford论文系列--多异步时钟设计的综合及脚本技术(1)

最近写资料的空闲时间,想着看看clifford E. Cummings的经典论文,虽然年代较远,但是每一篇都值得好好研究。本系列不定期更新,计划看完以下论文。

2020-06-30
1