在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得...

代码为《Verilog HDL高级数字设计（第二版）》中的代码，不过中文版其中有些代码缺失，因此又请教了大神。之后把关于信号同步化的异步FIFO设计指导写了下来，感觉可能会用得到。代码里有一些乱码的地方大家用的时候删除掉...

定义：流水线设计就是将组合逻辑分割，并在各级之间插入寄存器，暂存中间数据的方法。以面积换速度。

所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器并暂存中间数据。

pipeline流水线设计是一种典型的面积换性能的设计。一方面通过对长功能路径的合理划分，在同一时间内同时并行多个该功能请求，大大提高了某个功能的吞吐率；另一方面由于长功能路径被切割成短路径，可以达到更高的工作频率，如...

流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率（提高...

现在再看这个代码，我觉得写得太恶心了，没有注释，没有说清楚关键的地方。我自己都忘了为什么这么写~~

我们知道DM368有两个串口，UART0和UART1。但是UART0默认为调试串口，也就是说一般不用这个作为通信串口，此刻UART1就成为了DM368和上位机通信的唯一选择。...

最快的JVM，因为只使用了JIT，性能好。但是启动慢，需要编译所有字节码为本地机器指令。不过它专注于服务端，启动慢也就无所谓了。

突破windows或linux的限制，突破电脑或手机的限制，突破单片机原有的理论实践体系，全面提升到CoCube机器人平台。