放松时序要求
应用1：clk1和clk2是同频但不同相，其中clk2相对于clk1有正向的相位偏移
set_multicycle_path -from [get_clocks clk1] -to [get_clocks clk2] -setup -end 2
如果clk2滞后于clk1，则只需要单周期路径进行约束就可以了
发送端是一个慢速时钟，而接收端是一个高速时钟，首先确定发起沿（0）和捕获沿（2）
所以约束应该为
Set_multicycle_path -from [get_clocks clk1] -to [get_clocks clk2] -setup -end 2
Set_multicycle_path -from [get_clocks clk1] -to [get_clocks clk2] -hold -end 1
源端数据速率比较快
经典的时钟使能信号的多周期路径
