逻辑综合的流程和命令 2022-12-06 16:42:24 浏览数 (3) 综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目,或者较新工艺的面积和时序的评估。因此,前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能,可用来评估和提升设计代码的质量。声明:本号所发表的文章仅是个人兴趣,发表的观点仅是个人一点不成熟的看法,与所在公司无关。 verilog vhdl 前端设计 0 人点赞 上一篇:分享雷军22年前编写的代码