本文主要介绍硬件接口资源以及设计注意事项等内，其中测试的应用板卡为TMS320C6678DSP Xilinx Kintex-7 FPGA核心板，它是一款基于TI KeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP与Xilinx Kintex-7 FPGA处理器设计的高端异构多核评估板，由核心板与底板组成。核心板内部DSP与FPGA通过SRIO、EMIF16、I2C通信总线连接。核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
本期测试时候，需要注意，TMS320C6678 Kintex-7核心板的DSP端IO电平标准一般为1.8V，FPGA端的IO电平一般不超过3.3V，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。
核心板DSP端的IO电平标准一般为1.8V，FPGA端的IO电平一般不超过3.3V，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。
图 1 TL6678F-EasyEVM硬件资源框图
图 2 TL6678F-EasyEVM硬件资源框图
SOM-TL6678F核心板
SOM-TL6678F核心板板载DSP、FPGA、CPLD、ROM、RAM、晶振、电源、LED等硬件资源，并通过工业级高速B2B连接器引出IO。核心板硬件资源、引脚说明、电气特性、机械尺寸、底板设计注意事项等详细内容，请查阅《SOM-TL6678F核心板硬件说明书》。
图 3 核心板硬件框图
图 4
图 5
B2B连接器
评估底板采用4个申泰(Samtec)公司工业级高速B2B连接器，共720pin，间距0.5mm，合高5.0mm。
其中2个180pin公座B2B连接器(CON0A、CON0B)，型号BTH-090-01-L-D-A-K-TR，高度4.27mm。2个180pin母座B2B连接器(CON0C、CON0D)，型号BSH-090-01-L-D-A-TR，高度3.25mm。B2B连接器单端最高通信速率为18Gbps，差分最高通信速率为19Gbps。
图 6
图 7
电源接口
CON19为12V5A直流输入DC-005电源接口，外径5.5mm，内径2.1mm。SW8为电源开关。
图 8
图 9
图 10
设计注意事项：
- VDD_12V_BRD通过LM2596S-ADJ（DC-DC降压芯片）输出VDD_9V_BRD供核心板使用。
- VDD_9V_BRD(VDD_9V_SOM)在核心板内部未预留总电源输入的储能大电容，底板设计时请在靠近B2B连接器位置放置储能大电容。
- VDD_3V3_BRD主要为核心板板载FPGA提供BANK电源，以及为评估底板其他外设供电。
图 11
2.5V电源设计
2.5V电源主要为核心板板载FPGA提供BANK电源，以及为评估底板SGMII电路供电。
图 12
图 13
BANK电压配置电路
核心板内部已将BANK 0、BANK 14、BANK 16电平配置为1.8V，同时将BANK 33、BANK 34电平配置为1.5V。评估底板已将VDD_3V3_BRD转换为1.8V和1.5V输出，可用于灵活配置BANK 12、BANK 13、BANK 15供电,评估底板已将BANK 32电平配置为1.8V。
图 14
图 15
J1为BANK电压配置接口，可通过跳线帽灵活配置BANK 12、BANK 13、BANK 15供电为1.5V、2.5V或3.3V。
注意：切勿使用跳线帽将J1的第1、3、5引脚进行短接。
图 16
图 17
LED
评估底板具有LED0、LED1、LED2、LED3、LED4、LED5共6个LED。
LED0为电源指示灯，系统上电后默认点亮。
图 18
LED1、LED2为DSP端用户可编程指示灯，默认低电平点亮。
图 19
图 20
LED3、LED4、LED5为FPGA端用户可编程指示灯，默认高电平点亮。
图 21
JTAG接口
评估底板由同一组DSP JTAG信号引出2个调试接口CON8和CON7，二者不可同时使用。
CON8为DSP端TI Rev B JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.54mm，可适配创龙科技的TL-XDS100V2、TL-XDS200仿真器和TL-XDS560V2仿真器。
图 22
图 20
CON7为DSP端TI 60pin MIPI高速仿真接口，可适配创龙科技TL-XDS560V2仿真器。
图 21
图 23
CON10为FPGA JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.0mm，可适配创龙科技的TL-DLC10下载器。
图 24
图 24
设计注意事项：
- CON8接口引脚信号电平为3.3V。
- CON10接口引脚从BANK 0引出，电平为3.3V。
- 底板设计时，若DSP端JTAG总线仅引出测试点，通过飞线方式连接仿真器时，需将仿真器端的TDIS引脚接到底板的数字地，否则仿真器将无法识别到设备。
BOOTSET启动选择拨码开关
SW6为5bit启动方式选择拨码开关，由核心板板载CPLD的SYS_BOOTSET[1:5]引脚引出。可通过CPLD控制DSP端及FPGA端系统启动配置。
图 25
图 26
评估板支持DSP_NO BOOT、DSP_IBL NOR、DSP_IBL NAND、DSP_NOR和DSP CFG FPGA等启动方式，具体说明如下。
表 1
启动模式 | 拨码开关（1~5） | 说明 |
|---|---|---|
DSP_NO BOOT | 000XX | DSP Debug模式 |
DSP_IBL NOR | 100XX | DSP从EEPROM启动IBL，引导SPI FLASH用户程序 |
DSP_IBL NAND | 110XX | DSP从EEPROM启动IBL，引导NAND FLASH用户程序 |
DSP_NOR | 111XX | DSP从SPI FLASH启动IBL，引导SPI FLASH用户程序 |
DSP CFG FPGA | XXXX1 | FPGA配置为Slave Serial模式，此时DSP可通过SPI总线在线加载FPGA程序 |
- | XXXX0 | FPGA配置为Master SPI模式，此时FPGA可进行程序在线加载、固化并离线启动 |
备注：BOOTSET启动选择拨码开关ON为1，相反为0，X代表任意值。
设计注意事项：
- SYS_BOOTSET[1:3]为DSP端启动配置设置位。
由于DSP端BOOTSET引脚与GPIO信号存在复用关系，如使用GPIO外接设备，请保证DSP在上电初始化过程中BOOTSET引脚电平不受外接设备的影响，否则将会导致DSP无法正常启动。
- SYS_BOOTSET[4]为DSP PCIe接口同源时钟及非同源时钟选择设置位。
板载DSP PCIe接口支持非同源时钟模式和同源时钟模式，核心板引出SYS_BOOTSET[4]引脚进行选择配置，0为非同源模式，1为同源模式。其中非同源时钟模式采用板载CDCM610002时钟芯片输出的100MHz时钟源，同源时钟模式采用评估底板PCIe接口输入的时钟源。
- SYS_BOOTSET[5]为FPGA端启动配置设置位。
0为Master SPI模式，此时FPGA可进行程序在线加载、固化并离线启动。1为Slave Serial模式，此时DSP可通过SPI总线在线加载FPGA程序。
KEY
评估底板包含1个系统复位按键FULL RESET(KEY2)。DSP端包含1个用户输入按键DSP USER1(SW2)、1个不可屏蔽中断按键DSP NMI(SW1)、1个系统复位按键DSP WARM RESET(KEY1)。FPGA端包含1个程序复位按键PROG(SW5)、2个用户测试按键FPGA USER1(SW3)和FPGA USER2(SW4)。
图 27
图 28
设计注意事项：
KEY2按键控制由核心板CPLD引出的SYS_nRESET复位信号，该信号拉低时可使核心板DSP和FPGA重新上电，无需使用时应上拉10K电阻到核心板引出的VDD_1V8_REF电源。
图 29
KEY1按键控制DSP_RESETZ信号，DSP_RESETZ为DSP的WARM RESET功能引脚，无需使用时应上拉10K电阻到核心板引出的VDD_1V8_REF电源。
图 30
SW1按键控制DSP_NMI信号，DSP_NMIZ为DSP端的不可屏蔽中断功能引脚，无需使用时应上拉5K电阻到VDD_1V8_BRD电源。
图 31
评估底板通过GPIO_00引出用户输入按键SW2，上拉5K电阻到VDD_1V8_BRD。
图 32
SW5按键控制FPGA_PROG信号，FPGA_PROG信号为核心板FPGA端的复位引脚，无需使用时请悬空处理。
图 30
勘误：FPGA_PROG信号引脚上拉电压错误说明
存在问题：FPGA_PROG信号引脚连接至BANK 0，BANK 0电压已配置为1.8V，而在原理图中错误上拉至3.3V，实际设计应上拉至1.8V。
使用说明：底板设计时，请将FPGA_PROG信号引脚上拉至1.8V。
评估底板通过FPGA端的IO_L23P_T3_34引出用户输入按键SW3，通过FPGA端的IO_L23N_T3_34引出用户输入按键SW4，引出信号均上拉5.1K电阻到VDD_1V5_BRD 。
图 31
串口
评估板通过CP2105芯片将DSP端的UART转成Micro USB接口，作为DSP端的调试串口使用。
评估板通过CP2105芯片将FPGA端的IO_L1P_T0_16（定义为UART的RX）、IO_L1N_T0_16（定义为UART的TX）转成Micro USB接口，作为FPGA端的调试串口使用。
图 32
图 33
FAN供电接口
CON2为散热器风扇电源(FAN)接口，采用3pin排针端子方式，间距2.54mm，12V供电，可通过DSP端控制散热器风扇的运转。
图 34
图 35
设计注意事项：
风扇电路及风扇接口不支持调速功能，不建议使用PWM模式控制风扇开关电路。
Ethernet接口
CON3为DSP ETH0千兆网口，CON4为DSP ETH1千兆网口。TMS320C6678内部集成2个GMAC控制器，支持2路SGMII千兆以太网。
图 36
图 40
图 41
设计注意事项：
SGMII总线DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN已在核心板内部串联100nF耦合电容，底板设计时无需再次串联耦合电容。
88E1111收发器的1.2V电源由TPS563200DDCT(U33)芯片输出、2.5V电源由TPS563200DDCT(U32)芯片输出。
勘误：网口电路耦合电容设计
存在问题：评估板DSP ETH0和DSP ETH1网口通信功能正常，但SGMII0和SGMII1总线未按照规范设计耦合电容。SGMII总线DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN已在核心板内部串联100nF耦合电容，但底板重复串联耦合电容。SGMII总线DSP_SGMII0_TXP/DSP_SGMII0_TXN、DSP_SGMII1_TXP/DSP_SGMII1_TXN未在核心板内部串联100nF耦合电容，底板亦未在靠近PHY芯片处串联100nF耦合电容。
使用说明：底板设计时，SGMII总线DSP_SGMII0_RXP/DSP_SGMII0_RXN、DSP_SGMII1_RXP/DSP_SGMII1_RXN无需再次串联耦合电容，但DSP_SGMII0_TXP/DSP_SGMII0_TXN、DSP_SGMII1_TXP/DSP_SGMII1_TXN总线需在靠近PHY芯片处串联100nF耦合电容。
PCIe接口
CON5为DSP端PCIe Gen2接口，包含双通道链路，每通道最高通信速率5Gbps，金手指连接方式，默认作为EP(End Point)模式使用。
图 37
图 38
设计注意事项：
评估底板PCIe接口的支持模式如下表所示：
表 2
PCIe模式 | 典型对接设备 | 核心板 |
|---|---|---|
RC(同源时钟) | 连接PCIe网卡 | 不支持 |
RC(非同源时钟) | 连接DSP、FPGA | 支持 |
EP(同源时钟) | 连接ARM | 不支持 |
EP(非同源时钟) | 连接ARM | 支持 |
DSP PCIe支持同源时钟模式和非同源时钟模式，可通过评估底板SW6拨码开关的SYS_BOOTSET[4]引脚进行配置，1为同源模式，0为非同源模式。
PCIE_TX1N/TX1P和PCIE_TX2N/TX2P线路需靠近CON5放置100nF的AC耦合电容。
SFP 接口
CON13(SFP1)、CON14(SFP2)为FPGA端SFP 接口，支持SFP (10G)光模块。CON13接口使用GTX Quad 116的MGTXRX_0、MGTXTX_0引脚，CON14接口使用GTX Quad 116的MGTXRX_1、MGTXTX_1引脚。
图 39
图 40
FMC接口
CON15、CON16为FMC LPC接口，各包含一对GTX信号引脚，可配套创龙科技的视频输入/输出、高速AD/DA等FMC模块使用。
图 41
图 42
图 43
勘误：FMC GTX速率稳定性问题
存在问题：FMC GTX在5Gbps速率时可稳定运行，在8Gbps或以上速率时眼图开口较小，可能存在稳定性问题。硬件等长、阻抗等暂未发现异常，GTX时钟亦正常，可能是由于PCB Layout的其他问题导致。
使用说明：可通过软件进行时序优化。
XADC接口
评估板通过CO18排母接口（2x 6pin规格，间距2.54mm）引出FPGA端1对专用模拟差分输入XADC_VN_IN和XADC_VP_IN。
图 44
图 50
设计注意事项：
unipolar模式支持0~1V输入，bipolar模式支持-0.5~0.5V输入，输入信号请勿超过以上范围，否则可能会损坏核心板。
拓展IO信号接口
CON6通过IDC3简易牛角座引出了DSP端EMIF16拓展信号，2x 25pin规格，间距2.54mm。
图 51
图 45
CON12通过IDC3简易牛角座引出了DSP端SPI、TIMER、GPIO拓展信号，2x 25pin规格，间距2.54mm。
图 46
图 47
CON17为欧式公座连接器，3x 16pin规格，间距2.54mm，引出FPGA端的IO拓展信号。
图 48
图 49
设计注意事项：
由于DSP端的CON6、CON12扩展接口存在IO复用情况，如需使用请注意功能之间的相互影响，详情可查阅《SOM-TL6678F核心板硬件说明书》以及CPU数据手册。
