【002】数字IC笔面试常见题

本期题目

1. AXI总线的特点是什么？分别解释下interleaved、out of order 以及outstanding；
2. AXI3与AXI4的区别，AXI4是否全部支持上述三个特性；
3. AHB与AHB-lite的区别，以及与AXI的主要区别。

上期答案

【001】数字IC笔面试常见题

建立时间是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间；保持时间是指触发器的时钟信号上升沿到来之后，数据保持稳定不变的时间;

jitter对两个时序都是有害的，正skew对setup有好处，对hold有坏处；

Tsetup < =Tclk Tskew-Tco-Tcomb

Thold < =Tco Tcomb-Tskew

其中：

Tclk : 时钟周期

Tskew:Tclk2相对于Tclk1时钟线上的延时，Tskew=Tskew2-Tskew1

Tco: DFF1触发器从D端到Q端的时延

Tcomb : 数据信号经过组合逻辑电路的延时

建立时间违例解决方法：

调整上述公式中的变量：Tclk， Tcomb，Tskew

- 增大Tclk,就是降低数字系统的工作频率

-减少Tcomb：

从数字电路逻辑功能设计的角度看

在组合电路之间插入寄存器，增加流水线（pipeline）；

在不改变逻辑功能的前提下，对组合逻辑电路进行优化；

减少扇出或者负载；

从数字物理版图实现的角度看

更换速度更快的标准单元（LVT）

更换驱动能力更强的标准单元(X2, X4)

跟换阻值更低的金属层以减少标准单元电路的负载和金属线网的延迟

-增加Tskew

在时钟路径上，插入buffer，增加时钟路径的延迟，但是不能影响hold timing。

保持时间违例解决方法：

-增大Tcomb

在组合电路的数据传输路径上，插入延迟单元（buffer），增加组合逻辑延迟；但是当组合逻辑延时增加时，setup time可能会出现违例。这时候就需要做平衡（balance）。由此可以看出setup和hold time是相互制约的。

-减小Tskew

时钟树调整，做好clock tree balance，hold就容易收敛。因为hold time与时钟周期没有关系

传播延时是指信号从逻辑门的输入端到其输出端所需要的时间。

传播延时取决于输入跳变的快慢以及输出负载的大小，当输入跳变慢，输出负载小，则可能为负。

综上，三个时间都可能为负数。