本期考点
- 异步FIFO的框图，组成部分；
- 格雷码与二进制怎么转换，代码；
上期答案
【007】数字IC笔面试常见题
STA即为静态时序分析，采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
优点：
1.它不需要输入向量就能穷尽所有的路径；
2.运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计。因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
缺点：
1.静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序分析。
2.不能验证设计的功能
3.不能自动识别特殊路径。比如多周期路径(multi-cycle path)，非正常路径(fault paths)，多时钟周期关系(multiple clocks）
时序路径的种类：
1.触发器到触发器
2.输入端口到触发器
3.触发器到输出端口
4.输入端口到输出端口
DFF的内部结构图如下：
使用cmos画出来的原理图则如下：
