低功耗设计方法--频率与电压缩放存在的挑战
在运行期间改变时钟和电压提供了一些独特的挑战：
• 确定支持哪些电压和频率值
• 上电时序
• 时钟发生器和电源的稳定时间
1.时序/电压值
大多数 DVFS 系统使用一组离散的电压/频率对。确定支持哪些值是一个关键的设计决策，并且高度依赖于应用程序。
操作点太少可能会导致系统在某些配置文件下在两个级别之间跳变花费大量时间，并且在跳变时间内节省的能量效率通常显着低于稳态值。
另一方面，过多的电平结果可能会导致电源大部分时间都在不同的目标电压之间“寻找”。
最初，我们通过分析确定工作点的数量：
• 不同工作负载的合适时钟频率是多少
• 哪些频率的时钟周期是 PLL 周期的倍数，因此只需要更改时钟分频器，而不是 PLL 频率
• 支持每个目标频率需要什么电压
执行此时序分析需要特殊的库和工具支持或大量的手动工作。优化操作点选择的一种方法是为软件开发人员提供可以运行示例工作负载的原型，例如 FPGA 实现或高级仿真模型。无需实际调整电压；我们只是模拟时钟缩放和电压跳变时间。我们能够了解在现实的动态工作负载条件下有多少不同的性能级别是有用的。
2.温度反转的影响
DVFS 设计的一个限制是电压必须限制在延迟和电压单调变化的范围内。也就是说，我们必须始终在温度反转点以上运行，这是延迟开始随温度非单调变化的限制电压。
温度反转是在深亚微米技术中观察到的现象，其中延迟和电压反转其正常关系。通常，延迟会随着温度的升高而增加。但是低于某个电压，这种关系会反转，并且延迟会随着温度的升高而减小。
由于这种现象是VT的函数，因此温度反转点在高VT单元和低VT单元之间。结果是，如果我们过多地降低电压，我们可以看到以前的非关键路径突然变成了我们设计中的关键延迟路径。电压/时序关系现在变得非单调，并且电压缩放变得不可能。
3.工艺库
为了确定所选时钟频率所需的电压电平，我们需要在各种条件下进行时序分析。通常，这涉及在降低的电压下进行一些试验实施并测量这些降额电压点的性能。
为了进行这些试验性实施，我们需要测量超出其标称电源电压的库特性。电流源模型是此类分析所需模型类型的一个示例。
4.开关时间
对于电压调节器和时钟发生器，切换开关需要时间。我们希望块在此切换时间内继续工作（即使性能水平降低）。
切换电压电平特别慢。片外线性稳压器可能需要几十微秒到几毫秒才能稳定下来。为了安全的 DVFS 操作，需要仔细控制过冲和下冲，从而进一步增加稳定时间。通常情况下，我们需要多源稳压器，因此稳定时间可能因所使用的特定组件而异。SoC 设计人员需要详细了解电源规格以及如何处理具有不同 DVFS 特性的多源组件，或内置最坏情况延迟计数器以保证安全电压稳定时间。
开关频率通常比电压电平开关快几个数量级，特别是如果我们只需要更改时钟分频器中的计数值。（如果我们必须改变 PLL 频率，那么最坏情况下的 PLL 锁定时间可能会开始接近电压稳定时间。）
我们可以利用这种更快的时钟切换时间，但要小心。只有在达到更高的安全工作电压后才能增加频率。在降低动态工作电压之前必须降低频率。
系统能否在 DVFS 更改期间向前推进？在 PLL 重新锁定时停止时钟很可能是一种要求，但在等待电压或时钟改变和稳定时冻结时钟可能会导致不可接受的中断服务时间。避免此问题的一种技术是始终保持可用的最低工作频率（例如主总线时钟速率）。然后我们可以在改变电源电压和可变时钟的同时使用这个时钟。这允许模块在电压调节器和时钟发生器稳定时继续安全操作。
5.上电排序
DVFS 系统通常使用至少两个外部电源。在这种情况下，我们需要注意上电控制。例如，我们需要确保不会因为 IO pad 信号在电源轨有效之前不稳定而导致死锁。我们需要控制上电顺序并在发出复位和启动系统之前提供有保证的电压稳定时间。我们可以使用数字计数器或某种形式的“电压ready”握手信号来做到这一点。
