据多年观察，【每日一题】是应届学生夯实基础、提高能力的最好方法之一，所以，我们特地整理了一些工作中认为应该熟知和掌握的技术问题，供学生朋友参考。（申明：以下问题不一定面试和笔试中会遇到，不是真题、押题和猜题，只是以学习和提高为目的。）
- 用异步分频方法设计1024分频电路。假设输入为100M的时钟。
- 2. verilog中的always是组合逻辑电路还是时序逻辑电路？
- 3. 如何用verilog取出信号的边沿？上升沿、下降沿、双沿分别怎么实现？
- 4. 画出ICG（Integrated Clock Gating Cell）单元的门级电路图。
- 5. 时序基础概念：什么是建立时间和保持时间？如果违反了时序会有什么后果？
- 6. 说说latch和dff的区别？
- 7. verilog里的for能不能综合？
- 8. 用Verilog实现常数乘法，b = a[9:0] x 0.739。
- 9. 用verilog状态机实现序列“101”检测器，允许序列重叠（比如“10101”要检测到两次）。
- 10. 画出6层楼的电梯控制状态转换图。默认停在一楼。
持续更新中……
