上次的文章《门控时钟和逻辑等价性检查》里提到“除了latch型门控时钟外，还有一种自异或型门控时钟。就是根据数据有没变化判断要不要采样。数据翻转率小的DFF适合用这种门控时钟”。
如下图，用data_in异或data_out后的信号作为时钟的开关。我们来写一段verilog代码仿真一下看看逻辑。
为了能看出组合逻辑的关系都加上1ns延时。
代码语言：javascript复制`timescale 1ns/1ns
module top
(
input wire clk,
input wire rst_n,
input wire data_in,
output reg data_out
);
wire xor_clk_en;
wire gclk;
assign #1 xor_clk_en = data_in ^ data_out;
assign #1 gclk = xor_clk_en ? clk : 1'b0;
always@(posedge gclk, negedge rst_n)
if(!rst_n)
data_out <= 1'b0;
else
data_out <= #1 data_in;
endmodule // top在Testbench里，我们让data_in持续两个时钟再翻转。
代码语言：javascript复制module tb();
reg clk;
reg rst_n;
reg data_in;
wire data_out;
initial begin
clk = 1'b0;
rst_n = 1'b0;
#100 rst_n = 1'b1;
forever
#10 clk = ~clk;
end
initial begin
data_in = 1'b0;
@(posedge rst_n);
repeat(2)@(posedge clk);
#1 data_in = ~data_in;
repeat(2)@(posedge clk);
#1 data_in = ~data_in;
repeat(2)@(posedge clk);
#1 data_in = ~data_in;
repeat(2)@(posedge clk);
#1 data_in = ~data_in;
#50 $finish;
end
initial begin
$fsdbDumpfile("xor.fsdb");
$fsdbDumpvars(0, tb);
end
top dut
(/*AUTOINST*/
// Outputs
.data_out (data_out),
// Inputs
.clk (clk),
.rst_n (rst_n),
.data_in (data_in));
endmodule // tb
仿真波形如下。我们可以看到gclk只在data_in翻转时刻才出现。gclk的出现次数取决于输入data_in的变化频次。达到了减小动态功耗的目的。
从波形中，我们也看到了一些特点：
- gclk变成了脉冲，并且脉冲宽度由组合逻辑决定。这样为了满足时钟min pulse width的要求，组合逻辑延时不能太小。
- 不存在setup/hold的时钟问题。xor本身的延时使得setup一定是满足的。输入数据变化之后才产生gclk脉冲，所以hold也总是满足的。
- 增加了做clock tree的难度。
- 不像ICG型需要data_en，就是说always on DFF是插不了ICG的。而XOR是所有的DFF都可以插入。并且与ICG可以同时使用。
