TX Fabric时钟输出控制块

2021-11-15 13:30:21 浏览数 (1)

功能描述

该模块位于TX架构中的位置：TX clock dividers

TX架构框图

TX时钟分频器控制块有两个主要部分：串行时钟分频器控制和并行时钟分频器和选择器控制。

下图说明了时钟分频器和选择器的详细情况。

TX Serial and Parallel Clock Divider

  1. TXOUTCLKPCS和TXOUTCLKFABRIC是多余的输出。在新设计中使用TXOUTCLK。
  2. REFCLK_CTRL选项由软件自动控制，用户不能选择。用户只能将IBUFDS_GTE2的O或ODIV2输出中的一个通过CMT（PLL、MMCM或BUFMRCE）、BUFH或BUFG布线到FPGA逻辑。
  3. IBUFDS_GTE2是一个冗余输出，用于增加时钟方案的灵活性。
  4. GTXE2_CHANNEL/GTHE2_CHANNEL中只有一个CPLL。GTXE2_COMMON/GTHE2_COMMON的QPLL也可以在适用时使用。
  5. /2或/4分频器块的选择由GTXE2_CHANNEL/GTHE2_CHANNEL原语中的TX_INT_DATAWIDTH属性控制。当TX_INT_DATAWIDTH=0（2字节内部数据通路）时选择/2，当TX_INT_DATAWIDTH=1（4字节内部数据通路）时选择/4。
  6. /4或/5分频器块的选择由GTXE2_CHANNEL/GTHE2_CHANNEL原语的TX_DATA_WIDTH属性控制。当TX_DATA_WIDTH=16、32或64时，选择/4。当TX_DATA_WIDTH=20、40或80时，选择/5。

串行时钟分频器

每个发射器PMA模块都有一个D分频器，将来自PLL的时钟向下分频，以支持较低的线速。这个串行时钟分频器D可以为固定线速的应用进行静态设置，也可以为多线速的协议进行动态改变。

要在固定线速应用中使用D分频器，TXOUT_DIV属性必须设置为适当的值，TXRATE端口需要绑定到3'b000。

TX PLL Output Divider Setting

为了在多线速应用中使用D分频器，TXRATE端口被用来动态地选择D分频器的值。在设备配置时，TXOUT_DIV属性和TXRATE端口必须选择相同的D分频器值。在设备配置后，TXRATE被用来动态改变D分频器的值。见上表。串行分频器的控制如上表。关于每个速度等级的线速范围的细节，请参考相应的数据表。

并行时钟分频器和选择器

来自TX时钟分频器控制块的并行时钟输出可以作为Fabric逻辑时钟，这取决于线速要求。建议结构的时钟是来自GTX/GTH收发器之一的TXOUTCLK。也可以把MGTREFCLK直接带到FPGA逻辑中，作为结构时钟使用。TXOUTCLK是一般应用的首选，因为它有一个输出延迟控制，用于旁路TX buffer的输出通道纠偏或恒定数据路径延迟的应用。TXOUTCLKSEL端口控制输入选择器，允许这些时钟通过TXOUTCLK端口输出。

  • TXOUTCLKSEL = 3'b001：不建议使用TXOUTCLKPCS路径，因为它产生了来自PCS块的额外延迟。
  • TXOUTCLKSEL = 3'b010。TXOUTCLKPMA是TX相位插值器之后的分频PLL时钟，由TX PCS块使用。当PLL被一个相关的复位信号复位时，这个时钟会被中断。
  • TXOUTCLKSEL = 3'b011 或 3'b100：TXPLLREFCLK_DIV1 或 TXPLLREFCLK_DIV2 是 CPLL 或 QPLL 的输入参考时钟，取决于 TXSYSCLKSEL[1]的设置。TXPLLREFCLK是一般使用的推荐时钟，在TX缓冲器旁路模式下需要。

近期回顾

  • TX Pattern Generator功能块
  • GT Transceiver的TX Buffer功能块
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