FPGA系统性学习笔记连载_Day11【奇分频、偶分频】

FPGA系统性学习笔记连载_Day11【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】

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连载《叁芯智能fpga设计与研发-第11天》【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】

原创作者：紫枫术河转载请联系群主授权，否则追究责任这篇文章记录奇分频、偶分频的设计原理、verilog代码实现及示波器验证

一、时钟

时钟：是一个占空比为50%的周期信号，在数字电路中用这个信号来做时间基准，下图展示一个50MHz的时钟信号

二、时钟分频

时钟分频：分为奇分频和偶分频，意思是分频系数是奇数还是偶数。

三、奇分频

奇分频：意思对一个时钟进行奇数次分频

假如：我们有一个50MHz的基准信号，我们要得到10MHz信号，该怎么做？

1、首先我们要清楚频率和周期的概念

周期：事物在运动、变化过程中，某些特征多次重复出现，其连续两次出现所经过的时间叫“周期”。

频率：是单位时间内完成周期性变化的次数。

综上：从图中看，周期描述了脉冲的间隔时间，频率描述了周期电平变化的快慢。

2、频率与周期关系

从课本上可知：T=1/f、f = 1/T，但是我还是从50Mhz时钟来举列子理解

1）、50Mhz：我们知道这是一个频率，代表在1秒内一个周期电平变化了50_000_000 次

2）、周期：基于上面那个变化次数，可以得出一个周期的电平时间=20ns

3）、周期电平

概念：上面一直提到周期电平，意思是一个周期内电平由从低到高或者从高到底的完整变化，称为周期电平。即10ns电平改变一次。

3、50Mhz分频为10Mhz

1）、首先我们要进行5分频

5分频：分频后的周期为之前的5个周期电平。

2）、如果周期电平确定为5个，那么我们就需要2.5个周期就改变一次电平状态，才能满足5分频。

3）、实现：在FPGA中，我们没有小数，也就没法实现2.5个周期时，进行电平翻转

4、我们可以将50Mhz分2次计数

1）、上升沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平

2）、下降沿计数：计数周期为5，当计数为2时，翻转电平，当计数为5时，翻转电平

3）、将2次得出的电平结果，相或就得出了想要的5分频时钟（10MHz），如下图。

4）、从图中还可以看出，A、B分频时高电平周期为 2个，低电平为3个，即高电平比低电平少1个。

那么对以任意的N奇分频，都有 n （n 1）= N，则 n = (N-1)/2

5、verilog代码实现 div_freq.v

代码语言：javascript复制

module div_freq(
    input           clk,
    input           rst_n,
     
    output      clk_div,
    output      clk_s
);
 
    reg     [25:0]  cnt1;
    reg     [25:0]  cnt2;  
     
    reg     clk_H;
    reg     clk_L;
     
    parameter   clk_cpu = 50_000_000;
    parameter   clk_dst = 10_000_000;
    parameter   div_cnt = clk_cpu/clk_dst;
     
    //上升沿分频计数
    always@(posedge clk,negedge rst_n)begin
        if(!rst_n)begin
                cnt1 <= 0;
                clk_H <= 1;
            end
        else if(cnt1 == ((div_cnt-1)/2 -1))begin
                //第二个上升沿拉低
                clk_H <= 1'b0;
                cnt1 <= cnt1   1'b1;
            end
        else    if(cnt1 == div_cnt -1)begin
                //第5个上升沿拉高
                clk_H <= 1'b1;
                cnt1 <= 0;
            end
        else
            begin
                cnt1 <= cnt1   1'b1;
                clk_H <= clk_H;
            end
    end
 
    //下降沿分频计数
    always@(negedge clk,negedge rst_n)begin
        if(!rst_n)begin
                cnt2 <= 0;
                clk_L <= 1;
            end
        else if(cnt2 == ((div_cnt-1)/2 -1))begin
                //第二个上升沿拉低
                clk_L <= 1'b0;
                cnt2 <= cnt2   1'b1;
            end
        else    if(cnt2 == div_cnt -1)begin
                //第5个上升沿拉高
                clk_L <= 1'b1;
                cnt2 <= 0;
            end
        else
            begin
                cnt2 <= cnt2   1'b1;
                clk_L <= clk_L;
            end
    end
     
    //得到最终的分频时钟
    assign clk_div = clk_H | clk_L;
    //导出系统时钟,便于示波器观察信号
    assign clk_s    = clk;
     
endmodule

6、仿真脚本div_freq_tb.v

代码语言：javascript复制

`timescale 1ns/1ps
 
module div_freq_tb();
    reg         clk;
    reg         rst_n;
     
    wire            clk_div;
    wire            clk_s;
     
    div_freq    div_freq_inst(
        .clk            (clk),
        .rst_n      (rst_n),
         
        .clk_div        (clk_div),
        .clk_s      (clk_s)
    );
 
    always #10 clk = ~clk;
     
    initial begin
        clk = 0;
        rst_n = 0;
        #20;
        rst_n = 1;
        #50000000;
        $stop;
    end
     
endmodule

7、仿真结果