简谈FPGA的竞争冒险和毛刺问题

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今天和大侠简单聊一聊FPGA的竞争冒险和毛刺问题，话不多说，上货。

FPGA从1984 年到今天，发展经历了30 多年时间。它可以替代其他 PLD 或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC 的有效办法。FPGA 融合了 ASIC 和基于处理器的系统的最大优势，它能够提供硬件定时的速度和稳定性，且无需类似自定制 ASIC 设计的巨额前期费用的大规模投入。

但是和所有的数字电路一样，FPGA 电路中也存在毛刺问题。它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。下面就来讨论交流一下FPGA 的竞争冒险与毛刺问题。

竞争冒险：在组合电路中，当逻辑门有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象，称为竞争冒险。

那么 FPGA 产生竞争冒险的原因是什么呢？

信号在 FPGA 器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关；同时还受器件的制造工艺、工作电压、温度等条件的影响；信号的高低电平转换也需要一定的过渡时间。

由于以上存在的因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。

如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。(与分立元件不同，由于 PLD 内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在 PLD、FPGA 设计中尤为突出)。毛刺的累加，将会影响整个设计的可靠性和精确性。因此判断逻辑电路中是否存在冒险以及如何避免冒险是 FPGA 设计人员必须要考虑的问题。

接下来我们就要考虑如何消除冒险，消除冒险的方式有以下几种：

1、利用冗余项消除毛刺函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。

2、采用格雷码我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。

3、采样法由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。一般说来，冒险出现在信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。如果在输出信号的保持时间内对其进行“采样”，就可以消除毛刺信号的影响。

4、吸收法增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。

5、延迟办法因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。还可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。