今天给大侠带来基于FPGA数字时钟的设计，附源码，获取源码，请在“FPGA技术江湖”公众号内回复“基于FPGA数字时钟的设计源码”，可获取源码文件。话不多说，上货。
本次的设计的数字钟思路描述如下，使用3个key按键，上电后，需要先配置数字时钟的时分秒，设计一个按键来控制数字时钟的时，第二个按键来控制数字时钟的分，本次设计没有用按键控制数字时钟的秒，原理一样，大家可以自己做拓展设计再使用一个按键控制数字时钟的，然后用第三个按键来控制数字时钟的运行。采取"Top to down"设计思想，分模块设计，由于本次设计比较简单，这里就没有设计总设计框架图，上面也大致描述了设计思路，给大家截取RTL级视图提供参考，具体设计如下：
附设计代码：（源码文件可从公众号内部获取）
总模块：
按键模块：
消抖模块：
数码管模块：
控制模块：
END
后续会持续更新，带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程，学习资源、项目资源、好文推荐等，希望大侠持续关注。
大侠们，江湖偌大，继续闯荡，愿一切安好，有缘再见！
