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“FPGA产品设计与研发 ” 零基础入门及就业
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在FPGA中同步信号、异步信号和亚稳态的理解
作者：郝旭帅 校对：陆辉
FPGA（Field-Programmable Gate Array），即现场可编程门阵列。主要是利用内部的可编程逻辑实现设计者想要的功能。FPGA属于数字逻辑芯片，其中也有可能会集成一部分模拟电路的功能，大多数模拟电路都是当做asic进行工作的，可编程的部分大多数都是数字逻辑部分。
数字逻辑电路是由组合逻辑和时序逻辑器件构成，在时序逻辑器件中，常用就是时钟触发的寄存器。
如果在设计中，所有的寄存器的时钟端都是连接的同一个时钟，那么称之为同步电路设计。所谓同步也就是所有的寄存器的输出端都是由同一个时钟端驱动出来的，所有的寄存器在同一个步调上进行更新。
同步电路中的信号，我们称之为同步信号。
如果在设计中，寄存器的时钟端连接在不同的时钟上，那么称之为异步电路设计。
在异步电路中，被clk1驱动的寄存器和组合逻辑电路构成时钟域clk1的电路，被clk2驱动的寄存器和组合逻辑电路构成时钟域clk2的电路。信号从clk1的时钟域到clk2的时钟域，被称为跨时钟域。而对于信号D5来说，我们认为它是clk1时钟域的信号，那么对于clk2时钟域来说，就是异步信号，因为它不与clk2的驱动沿对齐。
寄存器有一种特性，在clk的有效边沿时，采样数据D，输出到Q，此过程如果想要稳定进行，那么要求，数据D在clk有效边沿之前一段时间保持稳定（建立时间），在clk有效边沿之后一段时间保持稳定（保持时间），如果任何一个不满足，就会导致此过程失败，结果就是clk的有效边沿过去后，Q的值可能就不会出现预想值。那么是什么呢？先不着急，后面慢慢谈。
在真实的电路中，各部分元器件都是有延迟的。对于同步电路来说，Q的更新都是在clk上上升沿之后的一段时间（Tco：输出延迟），输出的数据经过组合逻辑或者线路也会有延迟（delay：线路延迟），到达下一个寄存器。此时，信号早就偏离了clk的上升沿。所以对于下级寄存器来说，这个信号也是“异步信号”。所以说真实电路中，全部的信号都是“异步信号”。
那么为什么在同步电路中，我们都称为同步信号呢？
因为在电路中，所有的延迟都是已知的（TCO、delay等等），我们可以通过扩大clk的周期，确保clk的周期大于TCO等等之类延迟之和，那么就可以保证下级寄存器采样到数据。所以这种电路中的信号，我们依然把他称之为同步信号。
在跨时钟域时，由于两个时钟之间没有任何关系，无论怎么调整周期，都不一定能满足下级寄存器采样到数据，肯定不能调成一致周期，那就变成了同步设计。例：用寄存器采样外部按键的输入，那么此时外部按键的信号对于寄存器来说就是异步信号，因为外部信号是随时都有可能有效，所以无论怎么调整，都不一定能够保证信号满足寄存器的建立保持时间。
那么既然在很多情况下，无论如何也避免不了异步信号带的坏处，那么能不能全部采用同步设计？显然是不太现实，不同接口或者存储器等都有自己频率，全部采用同步电路设计的方式将失去很多功能。例如：千兆以太网的GMII接口，采用125M接口，1080P的HDMI接口采用148.5MHz的接口。
既然无法避免，那就勇敢面对。
当信号不满足建立和保持时间时，寄存器会输出什么值呢？
在上图中，输入信号在clock的上升沿左右有了一个从高到低的变化，即不满足建立和保持时间。那么寄存器的输出端就会输出一个既不是高电平也是低电平的一个电平。
在数字电路中，高电平和低电平是两个稳定的电平值，能够一直维持不变化。如果不满足建立或者保持时间的话，输出的电平值不高也不低，但是此电平不稳定，称为亚稳态（类似于健康和亚健康）。亚稳定是不稳定的，终究要向高或者低电平进行变化。
那么有人说，亚稳态终究会走向稳态，那么岂不是没有影响了。答案是错误的。可以想象，亚稳态走向稳态是必然趋势，可是需要一定的时间，如果在这一段时间内，被其他电路所引用，那么就会造成亚稳态的传播，进而导致整个电路的瘫痪（因为整个电路都会变成非高非低的信号在运行）。
那么应该如何处理呢？
对于单bit信号，我们一般采用同步寄存器链来进行处理。
对于同步寄存器链的要求有三点：
第一：在同步寄存器链中，所有的寄存器都必须用同一个或者相关（例如：一个时钟是另外一个时钟的相位延迟180度）时钟驱动。
第二：第一个寄存器的输入为外部的异步信号。
第三：在同步寄存器链中，所有的输出只能给下一级使用。只有最后一级寄存器可以给其他的电路使用。
对于第一点和第二点，不再解释。下面解释一下第三点。
D3信号为clk2时钟域的异步信号，那么D4信号就有可能出现亚稳态。假设D4信号出现亚稳态后，恢复至稳态的时间为T1，组合逻辑2的延迟为T2，那么D5信号得到稳态的时间为T1 T2。如果没有组合逻辑2时，D5信号得到稳态的时间为T1。如果clk2的周期大于T1 T2，那么有无组合逻辑2，将不受影响；如果clk2的周期大于T1且小于T1 T2，那么有组合逻辑2，就会造成亚稳态的传播。如果clk2的周期小于T1，也会亚稳态的传播。
综上所述，组合逻辑2，还是不要有的好，能够大大增加D5得到稳态的几率。
在上述叙述中，我们只是提高了得到稳态的几率，但是还是有亚稳态传播的几率。
在实际电路中，一般同步寄存器链会有两级甚至多级。那么多级的同步寄存器链会有什么作用呢？
在上述叙述中得知，亚稳态是一种不稳定的状态，会向稳定状态过渡。如果第一级寄存器输出亚稳态，恢复时间为T1，如果clk的周期小于T1，那么亚稳态将会在第二级寄存器输出，由于第一级亚稳态已经经过clk一个周期的恢复，所以在第二级寄存器输出时，亚稳态恢复至稳态的时间T2将会缩短。T2< T1。
再多级的寄存器，也无法避免亚稳态，只是级数越多，最后一级输出亚稳态的几率将会越低。
在实际电路中，一般采用两级或者三级即可。
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