一周掌握 FPGA VHDL Day 5

2020-12-30 14:54:48 浏览数 (1)

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。

今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。

VHDL语言

五、常用电路的VHDL程序

计数器：

比较器：

奇数倍分频：

8位奇偶校验电路：

代码语言：javascript复制

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY p_check IS
  PORT (a: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y: OUT STD_LOGIC);
END p_check;
ARCHITECTURE opt OF p_check IS 
  SIGNAL tmp: STD_LOGIC;
BEGIN
  PROCESS (a)
  BEGIN
    tmp<='0';
      FOR n IN 0 TO 7 LOOP --此循环语 句作为进程语句中的顺序语句使用 tmp <= tmp XOR a(n);
    END LOOP;
      y <= tmp
  END..PROCESS; 
END opt;

半加器：