0.Signal Tap II 逻辑分析仪
Signal Tap II（STP）逻辑分析仪是Altera提供的FPGA内置的逻辑分析仪，可以监控一定范围内的FPGA内部信号。该逻辑分析仪随着RTL代码被写入FPGA中，在quartus继承的软件中可以查看信号变化情况，该逻辑分析仪应用于以下场景：
- 无逻辑分析仪时
- 需要观察片内寄存器时
- 需要观察的时间窗口不长时
该逻辑分析仪不适用于以下场景：
- 长时间观察多bit信号（容量不足无法综合）：这种情况建议使用VCS等仿真软件仿真
- 长时间观察端口信号且有逻辑分析仪：直接使用逻辑分析仪
1.建立STP逻辑分析仪
该逻辑逻辑分析仪使用文件管理，在File->New中选择SignalTap II Logic Analysis File即可。
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点击后会弹出如下所示的STP界面
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后续操作中，在Quartus的文件选择区中双击.stp文件也可以进入该界面。
2.设置STP逻辑分析仪
2.1.设置要观察的信号
需要注意的是，在这一步之前需要对设计进行综合，stp才能读入设计中有哪些信号。随后在如下图所示操作添加信号：
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添加完成后如下所示：
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2.2.设置其他信息
设置的信息包括采样时钟、采样深度和触发信号等，其中：
- 采样时钟：表示采样系统使用的时钟，可以使用设计时钟
- 采样深度：采样时间窗口长度，即“采样多久的数据”，越长的采样窗口消耗越多的RAM资源，过大的采样深度容易导致综合因为RAM不够失败
- 触发信号和触发方式：什么时候开始采样
设置采样时钟和采样深度如下图所示：
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设置触发信号如下所示：
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2.3.选择硬件设备
随后需要选择调试器，连接FPGA、调试器和PC，在以下窗口（在总体窗口的右上方）进行如下操作。
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3.重新综合并下载
在Quartus界面重新综合，并进行烧写。需要注意的是由于STP为硬件逻辑分析仪，因此除了更换硬件调试器（2.3）外，以上信息发生任何改动都需要重新综合并部署。
4.观察信号
点击下图所示的按钮观察信号
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若按钮是灰色的，可能由于：
- 修改后没有重新综合部署
- FPGA没有通过调试器连接到PC
如果不是上述原因，可以重新进行2.3步骤刷新一下。按下上述按钮后，逻辑分析仪等待触发信号，触发后开始记录指定信号，如下图所示：
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波形界面中，可以单击左键放大波形，单击右键缩小波形。
