1958年，第一个集成电路触发器是在德州仪器由两个晶体管构建而成。而今天的芯片包含超过10亿个晶体管，这种增长的规模来自于晶体管的不断缩小以及硅制造工艺的改进。
历史
真空管的发明是电子工业发展的重要动力。但是，在第二次世界大战之后，由于需要大量的分立元件，设备的复杂性和功耗显着增加，而设备的性能却不断下降，其中一个例子是波音B-29，在战争期间将由300~1000个真空管组成。每个附加组件会降低系统可靠性并增加故障排除时间。
1947年出现了一个重大突破，它来自于贝尔实验室的John Baden，William Shockley和Watter Brattain，他们揭幕了锗晶体管的第一个功能点。1950年，Shockley开发了第一个双极结晶体管（BJT）。与真空管相比，晶体管更可靠，功效高，尺寸更小。
晶体管是可以被看作电控开关的3端子器件。其中一个终端充当控制终端。理想情况下，如果将电流施加到控制端，则该装置将充当两个端子之间的闭合开关，否则其作为开路开关。1958年，德州仪器的杰克·基尔比（Jack Kilby）建立了第一个集成电路，由两个双极晶体管组成，该晶体管连接在单片硅片上，从而启动了“硅时代”。
早期IC使用双极结晶体管。由于有更多的静态功耗，BJT的这一缺点是个问题。这意味着即使在电路没有切换的情况下也会产生电流。这限制了可以集成到单个硅芯片中的晶体管的最大数量。
在1963年，飞兆半导体的Frank Wanlass和CTSah公布了第一个逻辑门，其中n沟道和p沟道晶体管用于互补对称电路配置。这就是今天所谓的CMOS。它吸收了几乎零静态功耗。
早期IC使用NMOS技术，因为与CMOS技术相比，NMOS工艺相当简单，成本更低，并且可以将更多的器件封装到单个芯片中。英特尔在1971年发布了首款采用该工艺的微处理器。
关于NMOS与CMOS晶体管的静态功耗，在1980年代成为一个严重的问题，因为数千个晶体管集成到单个芯片中，由于低功耗，可靠的性能和高速度的特点，CMOS技术很快就替代了几乎所有数字应用的NMOS和双极技术。
在接下来的几年中，CMOS扩展和处理技术的改进使得电路速度不断提高，以及芯片的封装密度和基于微电子产品的性能与成本比的进一步改进。
在这里，我们会讨论Bulk-Si CMOS技术，以及相关的解决方案。我们还讨论晶体管材料的物理尺寸限制，以及高级技术节点中使用的新材料。如今，由于32nm技术节点之下遇到的各种限制，业界正在计划从晶体管技术的使用转向新的器件结构：SOI和FinFET替代了平面bulk体硅晶体管。
MOSFET器件概述
在这里，我们首先讨论CMOS的核心单元，即MOSFET或简单MOS的基本结构、操作和重要的术语。第一个成功的MOS晶体管使用栅极材料的金属，用于绝缘体的SiO2和用于衬底的半导体。因此，该器件被命名为MOS晶体管。场效应晶体管（FET）的栅极通过晶体管导通和关断，其中电场通过栅极氧化物。
1、MOS结构
根据传导通道的类型，MOS主要分为两种结构：n沟道和p沟道MOS。在这里，我们将仅概述NMOS晶体管，因为两个晶体管本质上是互补的。
MOS晶体管是具有漏极、源极、栅极和衬底的4端子器件。图1显示了NMOS的3维结构。NMOS晶体管形成在p型硅衬底（也称为本体）上。在器件的顶部中心部分，形成一个低电阻率的电极，它通过一个绝缘体与本体分开。通常，使用n型或p型重掺杂的多硅作为栅极材料。这里，使用二氧化硅（SiO 2或简单的氧化物）作为绝缘体。通过将供体杂质植入基板的两侧，形成源极和漏极。在图1中，这些区域由n 表示，表示供体杂质的重掺杂。这种重掺杂导致这些区域的低电阻率。
如果两个n 区被偏置在不同的电位，则处于较低电位的n 区将作为源，而另一个将作为漏极。因此，漏极和源极端子可以根据施加到它们的电位进行互换。源极和漏极之间的区域称为具有宽度-W和长度-L的沟道，其在决定MOS晶体管的特性中起重要作用。
图1. NMOS晶体管的结构
2、为什么选择多晶硅作为栅极材料？
在半导体工业的早期，金属铝通常被用作MOS的首选栅极材料。但是后来，多晶硅被选为栅极材料。这主要出于两方面的考虑，如下所述。
早期的MOS制造过程始于源和漏区域的定义和掺杂。然后，使用限定稍后形成铝金属栅极的栅极氧化物区域的栅极掩模。
这种制造工艺的主要缺点之一是：如果栅极掩模未对准，则其产生寄生重叠输入电容C gd和C gs，如图-2（a）所示。电容C gd因为反馈电容而更为有害。作为铣刀电容的结果，晶体管的切换速度降低。
栅极掩模的未对准的一个解决方案是所谓的“自对准栅极工艺”。该过程开始于栅极区域的产生，随后使用离子注入产生漏极和源极区域。栅极下的薄栅极氧化物用作掩模，用于防止在栅极区（通道）下进一步掺杂的掺杂工艺。因此，该过程使得栅极相对于源极和漏极自对准。其结果是，源和漏极不延伸到栅极下。从而减少C gd和C gs，如图2（b）所示。
图2.（a）Cgd - Cgs寄生间接反应，（b）由于自对准过程而减少Cgd和Cgs
漏极和源极的掺杂过程需要非常高的温度退火方法（> 8000 * C）。如果使用铝作为栅极材料，它将在如此高的温度下熔化。这是因为Al的熔点约为660℃。但是，如果使用多晶硅作为栅极材料，则其不会熔化。因此，可以利用多晶硅栅极进行自对准工艺。虽然在Al栅极下，这是不可能的，这导致高C gd和C gs。未掺杂的多晶硅具有非常高的电阻率，约为10 8欧姆/厘米。因此，以减少其电阻的方式掺杂多晶硅。
选择多晶硅的另一个原因是MOS晶体管的阈值电压与栅极和沟道之间的功函数差异相关。此前，当工作电压在3-5伏范围内时，使用金属栅极。但是，随着晶体管的缩小，这确保了器件的工作电压也降低了。具有这种高阈值电压的晶体管在这种条件下变得不可操作。使用金属作为栅极材料导致与多晶硅相比高的阈值电压，因为多晶硅将具有与体Si沟道相同或相似的组成。此外，由于多晶硅是半导体，因此其功函数可以通过调整掺杂水平进行调制。
3、MOS工作原理
对于MOS晶体管，栅极电压确定漏极和源极之间的电流是否发生。当向NMOS的栅极施加足够正的V gs电压时，如图3所示，在栅极上放置正电荷。这些正电荷将排斥p型衬底的少数载流子，即从衬底的空穴，留下产生耗尽区的负电荷受体离子。如果我们进一步增加Vgs，在某种潜在的水平，甚至会使表面吸引电子。所以，大量的电子被吸引到表面。这种情况称为反转，因为p型体的表面通常具有大量的孔，但是较新的表面具有大量的电子。
漏极到本体和源极到本体之间保持逆向偏差。在图3中，源到本体保持零偏差。由于漏极对本体的电位比源至本体电位更积极，因此漏极到体内的反向偏压较大，导致与源极侧相比，漏极区下方的耗尽更深。
当施加到漏极到源极之间的正电位时，电子从源极流过导电沟道并被漏极排出。所以，正电流Id从漏极到源极流动。
图3.反相区域中的NMOS晶体管
技术演进
对电池供电的便携式小物件的需求日益增加，包括助听器、手机、笔记本电脑等应用在内。这种应用的功耗更低，开发更便宜。对于这种便携式设备，功率消耗是重要指标，因为电池提供的功率相当有限。不幸的是，电池技术不能期望每5年将电池存储容量提高30％以上。这不足以应对便携式设备中增加的功耗。
1965年，戈登·摩尔（Gordon E. Moore）预测，集成电路中的晶体管数量将会每两年翻一番（广为人知的摩尔定律）。通过使晶体管更小，可以在硅晶片上制造更多的电路，因此电路变得更便宜。通道长度的减小可以实现更快的开关操作，因为电流从漏极流到源极需要更少的时间。
换句话说，较小的晶体管导致较小的电容。这导致晶体管延迟的减少。由于动态功率与电容成正比，功耗也降低。晶体管尺寸的这种减小称为缩放。每次晶体管都被缩放，我们说一个新的技术节点被引入。晶体管的最小通道长度称为技术节点。例如，0.18微米，0.13微米，90纳米等，每一次微缩，都会伴随着成本、性能和功耗水平的改善。
小尺寸效应
对于长通道器件，通道四边的“边缘效应”真的可以忽略不计。对于长通道器件，电场线垂直于通道的表面。这些电场由栅极电压和背栅极电压控制。但是，对于短通道器件，漏极和源极结构更靠近通道，特别是当通道中的纵向电场进入画面时。纵向电场由漏源电压控制。纵向电场平行于电流流动方向。如果通道长度不大于源极和漏极耗尽宽度的总和，则该器件称为短沟道器件。
在本节中，我们将讨论由于短通道中二维电势分布和高电场而产生的各种不良影响。
1、载波速度饱和度和移动性降级
通道中的电子漂移速度与较低电场值的电场成比例。这些漂移速度往往会在高电场饱和。这称为速度饱和度。对于短通道器件，纵向电场通常也增加。在这样的高电场下，发生影响MOSFET的I-V特性的速度饱和。对于相同的栅极电压，MOSFET的饱和模式在较低的漏 - 源电压值和饱和电流降低的情况下实现。
由于较高的垂直电场，通道的载流子离开氧化物界面。这导致载流子迁移率的降低和漏极电流的降低。
2、漏极感应障碍降低
另一个短通道效应称为DIBL，其指的是在较高漏极电压下阈值电压的降低。如果栅极电压不足以反转表面（即栅极电压<阈值电压），通道中的载流子将面临可能阻塞流动的势垒。通过增加栅极电位，消除了这个潜在的障碍。
但是，对于短通道器件，这种势垒由V gs和V ds两者来控制。如果该漏极电压增加，则漏极体的耗尽区域的尺寸增大并且在栅极下方延伸。因此，沟道中的势垒减小导致载流子（电子）在源极和漏极之间流动，即使在Vgs低于Vt的情况下也是如此。
漏极降低沟道势垒并降低阈值电压的概念称为DIBL。通道长度的阈值电压降低称为V t（roll-off）。在这种条件下流动的电流称为亚阈值电流（截止电流）。即使在饱和模式下，DIBL也会使漏极电流随着漏极偏置的增加而增加。
3、穿孔
穿透是一个严重的障碍降低的情况。当漏极偏置增加时，漏极周围的耗尽区可以在两个耗尽区域合并的同时向着源极延伸。这种情况称为穿透。
在这种条件下，栅极电压失去对漏极电流的控制，漏极电流急剧上升。穿通效果随着通道长度的减小而增加。由于穿透，无法关闭器件，所以器件会失效，如图4所示。
图4. 穿透 - 合并两个耗尽区域
4、热载体效应
对于较小的几何器件，电场尤其会在漏极附近增加。结果，电子（载体）获得了大量的被称为热载体的能量。
其中一些获得足够的能量，这导致在漏极附近碰撞电离，从而产生新的电子 - 空穴对，它会产生漏 - 体电流（I db）。少量的热电子可以穿过氧化物并通过门收集。虽然一些热载体甚至可能损坏氧化物导致器件劣化。
控制短通道效应
我们在上一节中提到，如果通道长度与耗尽区相比较小，则短通道效应变得不可容忍。这限制了栅极长度可实现的进一步减小。为了限制这些效应，耗尽区宽度应该随着通道长度的减小而减小。这可以通过增加沟道掺杂浓度或增加栅极电容来实现。
栅极电容决定了栅极对通道的控制。等式1表示可以通过缩小栅极氧化物厚度来增加栅极电容。具有较薄栅极氧化物的器件具有减小的耗尽宽度，因此改善了SCE特性。
C OX = E OX / T OX（方程-1）
这里：
- C OX：栅极氧化物电容，
- E OX：氧化物电场，
- TOX：氧化层厚度
对于过去25年的英特尔制程节点来说，为了限制SCE，氧化物已经按比例大致与通道长度成比例。英特尔技术节点的通道长度和氧化物厚度之间的关系在等式2中给出。
L = 45 XT OX（方程-2）
这里：
- L：通道长度，
- TOX：氧化层厚度
传统架构创新
1、移动助推器：应变硅技术
纳米尺度晶体管的关键缩放问题之一是由较大的垂直电场引起的迁移率劣化。有许多方法来增强晶体管的性能和移动性。一种方法是在通道中使用薄锗膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。
应变硅技术涉及使用各种手段物理地拉伸或压缩硅晶体，这进而增加载流子（电子/空穴）迁移率并增强晶体管的性能。例如，当通道被压缩应力时，可以增加PMOS的空穴迁移率。
为了在硅沟道中产生压缩应变，通过外延生长将源极和漏极区域填充Si-Ge膜。Si-Ge通常包含20％的锗和80％的硅混合物。
Si和Ge原子的数量等于原始的Si原子。锗原子大于硅原子。所以当一个力量被创建时，它会推动通道并提高空穴流动性。提高半导体的迁移率提高了驱动电流和晶体管速度。
MOS晶体管的应变硅技术在2003年首次用于90nm工艺技术。在该技术节点中，用于PMOS晶体管的Si-Ge源极漏极结构在通道中引起压缩应变，将电流提高25％。虽然通过在晶体管周围添加高应力Si 3 N 4覆盖层来引入NMOS应变，但是将电流提高了10％。
2、高K电介质减少漏电
SiO 2电介质的厚度应与其通道长度成正比。65nm节点需要约2.3nm的有效氧化物厚度（EOT）（实际1.6nm）。但是，如果氧化物厚度进一步降低到这一点以下，则载流子现象的直接隧穿将占主导地位，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度限制约为1.6nm，这是通过栅极至沟道隧道泄漏（也称为量子力学隧道）设置的。
如果我们看等式1，唯一选择是选择具有高介电常数（K）的介电材料，以增加氧化物电容。由于可以使用更厚的电介质层，所以得到高的栅氧化物电容。较厚的层导致更少的载流子隧道。SiO 2的介电常数为3.9。
栅极氧化物在2007年实现了突破，铪（HfO 2）基于高K电介质材料，首先由英特尔在其45nm大容量制造工艺中引入。铪材料的介电常数约为25，比SiO 2高6倍。
图5. a）PMOS：单轴压缩应变； b）NMOS：单轴拉伸应变
EOT由等式3给出。等式3意味着6nm厚的HfO 2提供约1nm的EOT。
EOT =（3.9 XT OX）/ K（式-3）
这里：
- EOT：有效氧化物厚度，
- Tox：氧化层厚度，
- K：材料的介电常数
3、金属栅极应对多元消耗
在多晶硅和栅极氧化物的界面处形成耗尽区，随着器件继续缩小，该多晶硅耗尽变大，并且相当于氧化物厚度的较大部分将限制栅极氧化物电容。多元消耗的负面影响是由于反型层电荷密度的降低和器件性能的降低。因此，除了栅极氧化物厚度外，还需要将多晶硅的耗尽层厚度最小化。
此外，由于诸如阈值电压锁定和光子散射的影响，多栅极也可能与高K电介质不兼容，这使得难以获得低阈值电压并降低通道的迁移率。
消除多余效应的一个解决方案是使用金属栅极而不是多晶硅栅极。金属栅极不仅消除了多元消耗效应，还能使用高K电介质。
英特尔首先将高K电介质和金属栅极技术引入了45nm节点。不同的金属用于NMOS和PMOS，因为NMOS和PMOS需要不同的功能。
晶体管工艺流程从高K电介质和虚拟多晶硅的沉积开始。在高温退火工艺之后，沉积和抛光内层电介质以暴露多晶硅。然后，去除虚设的多晶硅。最后，PMOS和NMOS工作功能金属沉积在栅极沟槽中。
创新结构
对于传统的MOS结构，随着沟道长度的缩小，栅极不能完全控制通道，这是不希望看到的。其影响之一是从漏极到源极引起更多的亚阈值泄漏，这从功耗角度来看不是很好。
在常规MOS中，栅极不能控制远离其的泄漏路径。可以使用允许将晶体管缩放超过常规MOS缩放极限的各种MOS结构来改进。
下面，我们将讨论两种新的MOS结构，即SOI和FinFET。采用这两种结构的主要目标是最大限度地提高栅极至沟道的电容，并最大限度地减小漏极间沟道电容。
1、绝缘体上硅（SOI）
传统MOS结构和SOI MOS结构的主要区别在于：SOI器件具有掩埋氧化层，其将基体与衬底隔离。如图7所示，SOI晶体管是一个平面结构。
SOI MOS的制造工艺与起始硅晶片之外的体MOS（传统MOS）工艺相似。SOI晶片有三层：1. 硅的薄表面层（形成晶体管）；2.绝缘材料的下层；3.支撑或“处理”硅晶片。
图6. SOI晶圆
掩埋氧化层的基本思想是减少寄生结电容。寄生电容越小，晶体管工作越快。由于BOX层，不存在远离栅极的泄漏路径，这会导致更低的功耗。
通常，SOI器件被分类为部分耗尽（PD）SOI和全耗尽（FD）SOI。与PD-SOI相比，FD-SOI具有非常薄的体结构，因此在运行期间完全耗尽。FD-SOI也称为超薄体SOI。对于PD-SOI，本体为50nm~90nm厚。而对于FD-SOI来说，本体厚约5nm~20nm。
图7. SOI FET的结构
SOI器件的优点：
- 由于氧化物层隔离，漏/源寄生电容减小。因此，与体CMOS相比，器件的延迟和动态功耗更低。
- 由于氧化物层，与体CMOS相比，阈值电压较不依赖于背栅极偏置。这使得SOI器件更适合于低功率应用。
- SOI器件的次阈值特性更好，漏电流较小。
- SOI器件没有闩锁问题。
SOI器件的缺点：
- PD-SOI器件的缺点之一是它们具有历史效应。在PD-SOI中，随着身体变厚，浮体是明显的。因此，体电压取决于器件的先前状态。这种浮体电压可以改变器件的阈值电压。这可能导致两个相同晶体管之间的显着失配。
- SOI器件的另一个问题是自热。在SOI器件中，有源薄体在氧化硅上，这是绝热材料。在操作期间，有源区域消耗的功率不能轻易消散。结果，薄体的温度升高，这降低了器件的迁移率和电流。
- FD-SOI的挑战之一是制造薄体SOI晶片困难。
2、FinFET
前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。
他们提出的FinFET的基本结构是由多个通道控制的通道。双栅极结构之一如图8所示。
图8.双栅极结构
现代FinFET是三维结构，如图9所示，也称为三栅晶体管。FinFET可以在体硅或SOI晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。
图9. Fin-FET结构
在bulk-MOS（平面结构MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以对于FinFET，通道的高度（Fin）决定了器件的宽度。通道的完美宽度由等式4给出。
通道宽度= 2 X翅片高度 翅片宽度（公式-4） （来源：Synopsys）
可以通过增加通道的宽度，即通过增加鳍的高度来增加FinFET的驱动电流。还可以通过构建如图10所示的、连接在一起的并联多个鳍来增加器件驱动电流。这意味着对于FinFET来说，通道宽度不是任意的，因为它总是鳍片高度的倍数。因此，器件的有效宽度被量化。在平面结构中，通过改变通道宽度可以自由选择器件的驱动强度。
图10.多鳍FinFET结构
在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高V th。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将Body Thickness作为新的缩放参数。
FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，超过28nm。
SOI与FINFET对比
由于SOI技术非常接近平面体硅技术，对Fab无需太多投资。因此，现有的bulk技术库可以轻松地转换为SOI库。SOI对FinFET的另一个优点是具有良好的背栅极偏置选项。通过在BOX下面创建后门区域，可以控制V t。这使其适用于低功率应用。
SOI技术的主要限制是：晶片的成本高于体硅晶片，因为它非常难以控制整个晶圆上的锡硅膜。SOI推广的另一个绊脚石是有限数量的SOI晶圆供应商。英特尔公司称，SOI晶圆占总工艺成本的10％左右。
与SOI相比，FinFET具有更高的驱动电流。此外，在FinFET中，应变技术可用于增加载流子迁移率。
FinFET的缺点之一是其复杂的制造工艺。英特尔公司称，FinFET制造的成本比体硅增长2-3％。
图11. SOI和FinFET的优缺点
微电子工业中的SOI-FINFET：
英特尔于2012年在Ivy-Bridge处理器的22nm节点推出了Trigate FET。提供FinFET技术的其他代工厂是台积电、Global Foundries和三星。2014年，台积电发布了其首款功能齐全的、基于ARM的16nm FinFET技术的网络处理器。
意法半导体于2012年在28nm技术上发布了其首款用于移动处理器的FD-SOI芯片。提供FD-SOI技术的厂商是IBM、Global Foundries和三星。另外，AMD的部分处理器，PowerPC微处理器和索尼的PlayStation也采用了SOI技术。
下一个是？
FinFET和SOI结构都具有更好的栅极控制和更低的阈值电压，更少的泄漏。但是，当我们转向低于10nm节点的低技术节点时，再次出现漏电问题，这会导致许多其他问题，如阈值平坦化，功率密度增加和散热。
FinFET结构在热耗散方面效率较低，因为热量很容易积聚在翅片上。这些问题可能导致一类新的设计规则 - Thermal Design，不像其他设计规则，如“可制造性设计”。随着这些器件即将到来，eInfochips正在与Academia合作，提供潜在的解决方案，包括修改器件结构，用新材料替换现有的硅材料。其中，碳纳米管（CNT）FET，具有复合半导体的栅极全能纳米线FET或FinFET可能在未来的技术节点中被证明是有前景的解决方案。
来源 | Einfochips
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