前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。
Q：Vivado的ROM IP中添加的初始化文件coe，IP生成时指定，后面如果更新了coe文件，IP会自动更新吗？
A：不会，实际生效的是mif文件，需要重新综合一下对应的xci文件才会更新。或者直接使用xpm，直接在RTL中指定coe的路径，这样就可以随着RTL一起更新了。
Q：某个模块内部的logic level太大，在不修改该模块代码的前提下，如何进行优化？
A：可以将该模块的输入多打几拍，然后再设置reming的策略，工具会自动将多出来的触发器插入到中间的组合电路中，减少logic level。但该方法未必一定会生效，跟RTL的写法也有关系。可以考虑尝试一下。
