AMBA总线协议(一)——一文看懂APB总线协议

2023-10-30 14:08:27 浏览数 (1)

0.AMBA总线概括

AMBA(Advanced Microcontroller Bus Architecture) 总线是由ARM公司提出的一种开放性的片上总线标准,它独立于处理器和工艺技术,具有高速度低功耗等特点。

系统芯片中各个模块之间需要有接口来连接;

总线作为子系统之间共享的通信链路;

其优点:低成本,方便易用

缺点:容易有性能瓶颈

AMBA总线的发展历史:

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AMBA 1.0 : ASB, APB
AMBA 2.0 : AHB, ASB, APB
AMBA 3.0 : AMBA Advanced eXiensibele Interface (AXI)
AMBA 4.0 : ...

AMBA总线体系包括以下三种总线:

  1. AHB:Advanced High-performance Bus,用于高性能、高时钟工作频率模块。
  2. ASB:Advanced System Bus,用于高性能系统模块。
  3. APB:Advanced Peripheral Bus,用于慢速外设模块。

下面给出一个典型的AMBA系统:

以一个SOC系统架构设计为例:

从AHB/ASB总线到APB总线需要通过 桥接器(Bridge) 进行互联。

1.APB总线介绍

应用于慢速外设,如UART、键盘等,不需要AHB总线体系中的Arbiter与Decoder。 Arbiter为仲裁器,决定哪个Master工作。Decoder为译码器,决定Master与哪个Slave进行数据传输。

1.1 接口主要信号

可以看出,APB总线接口主要有 系统信号,地址信号,方向信号,数据信号,传输阶段控制信号

2.APB总线传输介绍(时序部分)

2.1 状态机

从状态机看,APB对每一笔数据的传送,均需花 2 个周期的时间,且 APB 的数据传递不适用在有流水线架构的模块设计中

2.2 写操作

下图表示APB基本的写操作

  1. 在 T1 时,有限状态机进入预设的 IDLE 状态;
  2. 在 T2 时,数据地址、读写控制信号和写入的数据会在频率正沿触发时,开始作写的数据传递准备,这个周期也就是刚才所提及SETUP状态。译码电路在此状态会根据数据地址去译码出所要写入APB Slave,此时所对应到 S 的 PSEL 信号将由 0 变 1;
  3. 在 T3 时,有限状态机会进入 ENABLE 状态,PENABLE 信号在此状态会被设成 1;
  4. 在 T4 频率正沿触发时,PENABLE 信号将由 1 变 0,而 PSEL 信号在若没有其它数据的写入动作时,也将由 1 变 0。为了减少功率的消耗,APB 的数据地址和读写控制信号在下一笔数据传递前,将不会作任何改变。

2.3 读操作

由图中可发现除了写信号是倒过来有效外,APB 读操作时序图和写操作时序图非常相似,在这里我们就不再作详细的解释。

要特别注意的是,在 T3 后,也就是在进入 ENABLE 周期后,APB 从必须要将 M 所要读取的数据准备好,以便 M 可以在 ENABLE 周期末被 T4 正时钟沿触发时正确的将数据读取。

3.APB到AHB的接口

3.1 读操作

在频率很高的情况下,在ENABLE CYCLE中可能数据不能够直接映射到AHB总线,需要在APB桥中在T4的时候打一下锁住,并在T5的时候才被AHB主采样。虽然需要多一个等待周期(一共2个,HREADY反压两拍),但是由于频率提升了因此总的性能也提升了。

T1:在 AHB 总线开始传送;

T2:地址被 APB 总线采样。如果该传送是针对外设的话,这个地址就会被译码成选择信号发往外设。T2就是 AHB 的SETUP CYCLE。

T3:APB 的 ENALBE CYCLE,PENABLE 拉高,数据被读出。

T4:读出的数据直接映射到 AHB 总线上,在上升沿被 AHB 主采样。

3.2 写操作

APB总线上的单块数据写操作不需要等待周期。APB桥的责任是对地址和数据进行采样,并在写操作的过程中保持它们的值。

T1:AHB 开始作数据地址和读写控制信号的传递(HADDR 和 HWRITE)

T2:APB bridge 栓取住 AHB 送来的数据地址及读写控制信号,同时进入到 APB 有限状态机的 ENABLE状态

T3~:其后的读和写动作跟之前所介绍的 APB 读写动作一模一样,在这里我们不再加以详述。

下图是突发写传输时序图:

虽然第一个传输可以零状态等待状态玩抽,但之后到外设总线的传输将为每个传输的执行要求一个等待状态。

APB桥中需要有 2 个地址寄存器,当处理一个数据块写操作时,可以寄存下一个数据块的地址。

3.3 背靠背操作

下图给出了背靠背传输的时序,分别写,读,写,读

如果写操作之后跟随着读操作,那么需要 3 个等待周期来完成读操作。通常的情况下,不会有读操作之后紧跟着写操作的发生,因为两者之间 CPU 会进行指令读取。

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